FPGA-Systems YADRO

Удалось ответить на все три вопроса? В статье инженер YADRO подробнее рассказывает, почему возможностей классического JTAG стало недостаточно для сложных SoC, как IEEE 1500 стандартизировал тестирование IP-ядер и каким образом IJTAG с помощью SIB, ICL и PDL делает тестовую инфраструктуру более гибкой и масштабируемой. Читать статью ↗️

Что позволяет IJTAG динамически включать и исключать отдельные сегменты из сканирующей цепи?

Какая проблема возникает, если объединить все сканирующие цепочки ядер SoC в одну длинную последовательную цепь?

Какой стандарт позволил унифицировать тестирование повторно используемых IP-ядер в разных проектах?

🤔 Как хорошо вы разбираетесь в аппаратном тестировании современных SoC? Проверьте себя: три вопроса о JTAG, IEEE 1500 и IJTAG.

😢Одна ошибка в плате — и ты ошибся. При сборке многослойных печатных плат ошибку в порядке или ориентации слоев легко не заметить, а исправить после запекания уже невозможно. Чтобы выявлять такие ошибки в процессе работы, команда SmartFab YADRO внедрила на производстве полного цикла «Фаб Дубна» систему контроля на базе компьютерного зрения. ML-модель в реальном времени следит за рабочей зоной, распознает номера и ориентацию слоев, считывает текстовые поля и QR-коды. Система работает на производстве с сентября 2025 года: через нее прошли несколько десятков тысяч пакетов, и за это время она не пропустила ни одной ошибки ориентации или порядка укладки слоев. Из статьи вы узнаете: ⏺️какие ошибки возникают при сборке многослойных печатных плат и почему их важно обнаруживать сразу, ⏺️как устроен стенд с промышленной камерой, монитором и звуковым оповещением, ⏺️зачем обрабатывать отдельные регионы интереса вместо полного кадра размером 5500 × 3500 пикселей, ⏺️какие метрики использовали для оценки покадровых и временных предсказаний. Читать статью ➡️ А какие производственные процессы вы уже автоматизировали или хотели бы контролировать с помощью компьютерного зрения?

Это мог бы быть сюжет для рекламы: студент-программист без опыта в цифровом проектировании за полтора месяца собрал полноценную игровую приставку на FPGA. Но «Брус-16» — действительно существует: собственный 16-битный процессор, видеоядро, поддержка геймпадов DualShock 2, HDMI и стабильные 60 FPS. Причем всё это запускается на довольно бюджетных платах, а графика строится всего из 64 прямоугольников — минимализм, который работает. Самое интересное в статье — как автор выкручивался из жестких ограничений. Вместо огромного видеобуфера — хитрая отрисовка прямоугольников, вместо готового процессора — собственное стековое ядро, а вместо спокойной разработки — постоянные тесты, переделки и борьба с багами на реальной плате. В итоге получилась настоящая консоль, на которой можно устроиться на диване, взять геймпад и играть в стабильных аппаратных 60 FPS. Помочь студенту и прочитать статью ➡️

Добрый вечер! Речь идёт об обычной адресуемой ячейке памяти, размещенной в составе микропроцессорного ядра на кристалле, не снаружи — например, SRAM-ячейке, в которую данные записываются и из которой читаются по конкретному адресу.

Памяти разные нужны, памяти разные важны. О какой ячейках речь? Регистров, оперативки, SSD/HDD, tape etc?

🌟 Привет! Как вы считаете, что сложнее: сохранить данные в ячейках памяти по заданному адресу или за один такт определить, есть ли нужное значение во всём массиве ассоциативной памяти? В случае CAM именно поиск становится главной инженерной задачей. За параллельным сравнением всех записей скрываются жёсткие требования к задержкам, площади, энергопотреблению и устойчивости схемы, а решение, которое уверенно работает в симуляции, ещё не гарантирует такого же результата на кристалле. В статье инженер YADRO рассказывает, где CAM применяется в кешах и TLB, как ассоциативный поиск реализуется на уровне транзисторов и чем отличаются динамические и статические компараторы. Читать статью ↗️

Четвертый выпуск журнала FPGA Horizon от Адама Тейлора! в номере: - FPGA в концепте чипопокалипсиса - мнение насчет безопасности FPGA в облаках - о проектировании с LPDDR5-FPGA - о легаси в FPGA и миграции на современные платформы - про целостность сигналов и валидации FPGA - парни из Black Mesa про AI-ассистента для работы с EDA-файлами - UVVM - про устойчивость дизайна на Versal - OpenLogic про опенсорс подход к разработке на FPGA

✋ Привет! Когда RTL-код уже написан, окружение собрано, регрессии проходят без ошибок, а уверенности в физическом дизайне всё равно нет — вопрос уже не в количестве тестов. Вопрос в том, насколько верификация управляемая: есть ли измеримые цели, связка со спецификацией, понятная модель покрытия и окружение, которое не придется выбрасывать на следующем проекте. В статье инженер YADRO разбирает именно этот слой работы: как строить верификационный план, отделять тесты от мониторов и чекеров, доводить coverage-driven подход до практики, переиспользовать UVM-компоненты и не переоценивать Python там, где системный уровень быстро возвращает к более зрелым инструментам. Читать статью ↗️ А где у вас чаще всего ломается процесс верификации — в плане, окружении, покрытии или на стыке команд?

https://meetups.yadro.com/qa-spb-0726/

В 29 выпуске «Битовых масок» к Алине Галичиной и Антону Афанасьеву присоединился Богдан Колбов — ведущий инженер по модульной верификации YADRO, специалист с широким опытом на разных инженерных позициях в индустрии. Начав разговор с верификации кеша в многоядерных системах, собеседники перешли к сложностям для верификаторов в разных компаниях. Вспомнили о воспроизводимости багов и других рабочих проблемах, балансе энтерпрайза и open source в индустрии. Оценили успехи AI в RTL-разработке, а также обсудили его сбалансированное использование в личных проектах. Среди более узких тем подкаста: в чем основная головная боль при построении чекеров кеша, чем false sharing отличается от true sharing в верификации, почему в верификации сложно разделить само тестирование и его автоматизацию, как верификаторы в крупных компаниях оказываются «меж трех огней», в чем заключается «проклятие воспроизводимости», чего не хватает современным инструментам верификации и ее автоматизации, уступают ли open source инструменты верификации проприетарным, какие проблемы создают «закрытые клубы» в индустрии ПО для аппаратной разработки. Полезные ссылки: open source инструмент Corsair для построения карт регистров, позитивслэк — канал Богдана об аппаратной разработке с уклоном в верификацию. Смотреть или слушать RUTUBE VK YOUTUBE Истовый Инженер Слушать в Я.Музыка

✋ Привет! Любой инженер, работавший с FPGA или ASIC, знает: самые неприятные баги — те, что проявляются уже после производства или под нагрузкой в реальных условиях. Поэтому сегодня недостаточно собрать рабочий дизайн — важно еще заранее продумать, как его тестировать, диагностировать и искать неисправности. В новой статье разработчик YADRO Антон Осетров разбирает, как устроен Design for Testability (DFT), зачем в FPGA используют scan chain, Boundary Scan и BIST, а также сравнивает Serial Scan и Random Access Scan на практике. Внутри — RTL-примеры, эксперименты на FPGA и разбор того, насколько альтернативные подходы действительно оправдывают себя по ресурсам и энергопотреблению. Читать статью ➡️ А вы используете DFT-подходы в своих проектах? И есть ли, на ваш взгляд, у RAS шансы стать полноценной альтернативой Serial Scan?

Викторина анонимная, к сожалению 😁

Не перезвонят, а перезвонят

Тебе перезвонят

На должность директора

Тест прошёл без ошибок, я принят? 😊