Solobit & DocsTech | Verilog, VHDL

Привет, всем. Решил продолжать проект, но чуть снизив темп. Возможно, веду минимальную плату за некоторые курсы 200-500 рублей разово, просто чисто поддержать проект. Скоро выпущу курсы по Cocotb в приложении SoloBit. Также может скоро добавлю задания по Cocotb в расширение VS Code к заданиям Verilog/SystemVerilog с автоматической проверкой!

Сервер дорожает. Нужно ваше мнение. 😕 Прилетело письмо от провайдера: я превысил лимиты, и стоимость сервера повышается. Никаких платных курсов, рекламы и прочего у меня нет - проект существует на чистом энтузиазме. Оплачено еще на 2–3 недели вперед, но продолжать по новым ценам экономически невыгодно. Доплачивать из своего кармана при текущих цифрах я не готов... Если ничего, не придумаю-то просто сверну проект(сайт, приложение и расширение vscode). Напиши комментах выход из ситуации

Скоро в SoloBit: курс по Cocotb — верификация на Python Мы запускаем новый курс в приложении SoloBit, и он посвящен Cocotb - самому мощному opensource-инструменту для верификации HDL-проектов. Cocotb позволяет писать тестбенчи для Verilog и SystemVerilog на чистом Python. Будет использоваться сocotb в связке с verilator, чтоб каждый в домашних условиях мог запустить тестирование, а c использовании Проприетарное ПО не должно возникнуть трудностей. 🔹Почему верификация с cocotb это очень хороший и ценный опыт? Cocotb упрощает верификацию на порядок - вы используете Python с его экосистемой: numpy, matplotlib, scipy и др. Cocotb бесплатен и работает с любыми симуляторами: Icarus, Verilator, Questa, VCS. Вы не привязаны к определенному инструменту. 🔹 Востребованность растет: Анализирую запросы в Google, Яндекс и других поисковых системах, интерес к Cocotb сильно вырос. 🔹 Ускорение разработки в разы: Написанием на верификационных тестов на python гораздо проще по сравнению с другими языками, а также легко автоматизировать под производственные задачи! Что будет в курсе: ✅ Установка и настройка Cocotb ✅ Написание тестов тестбенча на Python ✅ Написание Стресс-тестов ✅ Работа с сигналами, клок-доменами ✅ Продвинутые техники: рандомизация значений и тактовых сеток, coverage ✅ Реальные проекты для портфолио Курс выйдет в приложении SoloBit через 7-14 дней. Анонс будет в этой группе! Задания Verilog/SystemVerilog с автоматической прямо VSCode!

По поводу ТЗ Для начинающих (легкие задания на Verilog) мы даем упрощенное ТЗ, чтобы не перегружать. Для Verilog средней сложности и весь SystemVerilog - полное подробное ТЗ, так как эти задачи требуют глубокого понимания спецификации. Был замечен баг(timeout верификация). Отчет не показан, встречается очень редко!! Просто перезапустите верификацию, и отчет будет показан нормально. Данный баг устраню в следующем обновлении.

Channel name was changed to «Solobit & DocsTech | Verilog, VHDL»

SoloBit CheckMate уже в VS Code! Расширение полностью готово. Его можно будет скачать VS Code во вкладке с другими расширениями. Расширение работает только с интернетом(без интернета в следующем патче) и требует входа в аккаунт SoloBit. ✅ Yosys RTL - это стримовое построение схемы без необходимости знания команд Yosys. ✅ Четкое ТЗ включающая ✅ Полная верификации кода ✅ Отладочной информации на русском языке с выделением ошибок. Расширение включает себя 100+ задач по Verilog и SystemVerilog! Больше информации на сайте расширения CheckMate Приложение с курсами по HDL

Было очень сложно создавать в соло такого масштаба приложение... Ядро вышло тяжеловесным и требует довольно много ресурсов от сервера. Если хотите поддерживать проект вместе со мной или дать крутую идею для реализации, напишите мне @skand_en или просто поддержите лайком 😊

Расширение SoloBit CheckMate полностью готово! Расширение полностью готово. Его можно будет скачать VS Code во вкладке с другими расширениями через 2-3 дня. В первом патче реализовал функции: ✅ Yosys RTL - это стримовое построение схемы без необходимости знания команд Yosys. Редактируешь файл, сразу видно изменения без ручного обновления схемы! ✅ Четкое ТЗ включающая: Общую информацию, функциональное описание, Интерфейсы, Технические требования, Ограничения и Рекомендации! ✅ Полная верификации кода: Функциональная проверка, STA, ресурсы. (CDC и RDC в следующем обновлении) ✅ Удобный просмотр схем и отладочной информации на русском языке с выделением ошибок. ✅ Удобная левая панель навигации по коду и внутреннему хранилищу ✅ и многое другое) Расширение включает себя 100+ задач по Verilog и SystemVerilog!

Задержка с выводом расширения... К сожалению, выход расширения задерживается еще на неделю( Пришлось переписывать движок, чтоб верификация кода через тесты были быстрыми... На старом движке (простая верификация составляла 10 минут)

🔥 Скоро выйдет расширение SoloBit CheckMate 🔥 Весь функционал реализовал! Осталось протестировать. Задачи пока только по Verilog и SystemVerilog. Скачать можно будет, как обычное расширение в VS Code. Через 3-7 дней запустим😊

Выучить Verilog/SystemVerilog за неделю, не зная схемотехники? Это больше не фантазия. Я решил убрать главную боль всех, кто начинает путь в Hardware Description Languages. Я на финишной прямой разработки расширения для VS Code, которое перевернёт представление о том, как нужно учить Verilog и SystemVerilog. ⚡️ Как это работает? Вы просто сидите в привычном редакторе кода. Расширение само выдаёт вам задания, а вы пишете код на изучаемом языке. Дальше начинается магия: вам не нужно ничего настраивать, компилировать отдельно или разбираться в тулинге. Расширение само проверит ваш код на функциональность строго по ТЗ задания. Но самое вкусное - это фичи, которых нет ни у кого: 🔹 Real-time схема - вы пишете строчку кода и сразу видите, как ваша железка преображается на уровне логических вентилей. 🔹 Просмотр осциллограмм - написали модуль и тут же смотрите временные диаграммы. Никаких сторонних симуляторов, просто магия внутри VS Code. 🔹 Получение готового кода - референсы, подсказки и эталонные решения всегда перед глазами. 🔹 Выбор сложности задания - написание от последовательного сумматора до реальных компонентов c ТЗ из больших проектов . 🛑 Нужно знать только Verilog/SystemVerilog. Всё остальное берёт на себя расширение. Сейчас я на стадии активной разработки. Публичный релиз случится уже через 1–2 недели. 🙏 Этот проект для меня значит очень многое. Если вам или вашим друзьям интересна микроэлектроника, ПЛИС и красивые инженерные решения —  перешлите этот пост будем вместе совершенствоваться. Кто ждёт? Ставьте 🔥, а лучше напишите мне лс @skand_en об идеях, которые у вас есть!

26 мая 2026 года в Санкт-Петербурге пройдёт весенний слёт FPGA-сообщества — в этот раз в формате вечерней встречи. В программе: ▪️ RTL-разработка и синтез ▪️ документирование RTL ▪️ применение ИИ в FPGA/ASIC-разработке Но на этом программа не заканчивается — будет и многое другое. 👉🏻Чтобы ничего не пропустить, регистрируйтесь на участие в удобном формате: офлайн или онлайн.

🛑 Вышел новый курс "SystemVerilog: просто о сложном" 🛑 В курсе рассказали о типах данных, классах, рандомизации, ограничении, интерфейсах и тд. Каждому ключевому слову есть свой пример с выводом и пояснениями. Особое внимание уделил разделу SVA, разобрав не только утверждения, свойства и последовательности, но и принцип работы с разными схемами! Полная версия курса(без багов) доступна после обновления приложения на RuStore: https://www.rustore.ru/catalog/app/ru.docstech.solobit

Новый курс "SystemVerilog" В данном курсу будет рассказано о типах, операция, классах, массивах, блоках ограничения, рандомизации и тд. Обещаю сделать целую серию курсов с верификацией SystemVerilog, UVM(SystemVerilog и C/C++). Курс выйдет через 2-3 дня и будет доступен всем, кто скачает обновление приложения! Обновление уже доступно, можете скачать на RuStrore) https://www.rustore.ru/catalog/app/ru.docstech.solobit

Обновление! Выпустил обновление приложения для эффективного подсчета статистики. Это очень важно при отслеживании действий, ошибок, логов приложения. Приложение SoloBit можете скачать в RuStore: https://www.rustore.ru/catalog/app/ru.docstech.solobit

Всем привет! Исправил проблему с регистрацией через телефон (кидало на сломанный сайт)! Всё уже работает!